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FPGA培訓-知識提綱（1）

FPGA培訓-知識提綱（2）

FPGA培訓-知識提綱（3）

FPGA培訓-知識提綱（4）

FPGA培訓-知識提綱（5）

FPGA培訓-知識提綱（3）-2010年01月21日

FPGA培訓實驗要點--FPGA語法知識

3.5 Verilog HDL的條件語句

3.5.1 if 語句

（1）無分支
if (表達式)
語句；
（2）單級分支
if(表達式）
語句1；
else
語句2；

(3)多級分支
if (表達式1) 語句1；
else if (表達式2) 語句2；
else if(表達式3） 語句3；
。。。。

else 語句n;
注意：
a.0\x\z,按假處理
b.值為1按真 處理
c.else前要有分號
d.if(expression)----if (expression==1)
if(!expression)---if(expression!==1)
e.if ()
begin
if() 語句1 （內(nèi)嵌if）
end
else 語句2

3.5.2 case語句
（1）case (表達式） <case 分支項> endcase
(2)casez(表達式） endcase;---用來處理不考慮高阻值Z
(3）casex(表達式) endcase;--將高阻值和不定值都不處理

注意：
a.default項可有可無，而且一個case語句中只能有一個
default項
b.所有表達式的值位寬相等
c.if 和case語句只能用于always內(nèi)部
如果在always塊外部使用，三目運算

3.6 其他常用語句
主要有4種：
（1）forever
(2)repeat：可以以指定一條語句要執(zhí)行多少次
（3）while
（4）for
1.forever語句
格式：
forever 語句；

多條語句：
forever begin
多條語句；
end
2.repeat語句：
語句格式：
repeat (表達式) 語句；

多條語句：
repeat (表達式) begin

多條語句；

end

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