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FPGA Verilog HDL語言中 .V的源文件編寫主要要點II
Verilog HDL的編程規(guī)范以及模塊之間如何調用
1.一個文件至少有一個module
a.module的結構
補充：QSF格式文件的管腳約束也是約束驅動源
格式：
module name(驅動源）;
endmodule
b.module內部的布局
先聲明相關的變量-->聲明參數(shù)和表達式-->邏輯部分
c.注意要點：
（1）當要賦予一個變量儲值功能時，要聲明為寄存器變量
（2）reg型和wire型的區(qū)別：
a).reg型能儲值而wire不能
b).wire型敏感度高，能隨時變化
應用范圍：邏輯運算，assign,實例化的時候。
(3) parameter--用一個易記的名稱代替枯燥的數(shù)值，經(jīng)常用于狀態(tài)機
（4)assign:主要用于邏輯運算，選擇，使能
（5）always塊（觸發(fā)條件），不僅僅是電平的跳變，包括某一個值的變化
(6) 函數(shù)
function 位寬 名稱；
至少有一個輸入，至多有 一個輸出值。
endfunction
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